北京智聯(lián)安安之平：蜂窩IoT芯片處理器指令集/微架構(gòu)的八大需求

6月22日消息（林想）在今天召開(kāi)的2022年科技周暨移動(dòng)信息產(chǎn)業(yè)創(chuàng)新大會(huì)上的擁抱RISC-V分論壇上，北京智聯(lián)安科技有限公司副總經(jīng)理安之平詳述了蜂窩IoT芯片處理器指令集/微架構(gòu)的八大需求。

需求一：面向蜂窩通信加速的DSP指令。越來(lái)越多的IoT芯片廠商放棄純硬件方案，改為采用軟件+硬件緩和方式，催生了對(duì)DSP加速指令的需求。除法指令、位操作指令、特殊的加速指令（FFT、卷積、均方根等）。未看到有明確的對(duì)浮點(diǎn)指令尤其是雙精度浮點(diǎn)指令的需求。

需求二：對(duì)單指令流多數(shù)據(jù)流（SIMD）的支持。SIMD非常適用于基帶通信中的I/O 數(shù)據(jù)多點(diǎn)并行處理，4-8路SIMD，相應(yīng)增加16位MAC的數(shù)量。

需求三：高效的、長(zhǎng)度適中的流水線。6-8級(jí)流水。更深的流水線會(huì)帶來(lái)更大的處理延遲和功耗。600Mhz@28nm即可滿足具備一定硬加速的中高速IoT基帶處理。800Mhz@28nm即可滿足一般OpenMCU應(yīng)用。支持動(dòng)態(tài)分支預(yù)測(cè)緩存，這一點(diǎn)對(duì)電池供電的設(shè)備非常重要。

需求四：本地L1 Data Memory。通信中的實(shí)時(shí)數(shù)據(jù)流經(jīng)過(guò)L1 data cache的意義沒(méi)那么大。與L1 cache并聯(lián)的L1 uncacheable data memory更為高效。既能降低數(shù)據(jù)處理延遲、也能減少數(shù)據(jù)在CPU和接口之間的搬運(yùn)次數(shù)。但需要深度的優(yōu)化，確保地址和數(shù)據(jù)上的路徑延遲足夠小，以使128KB或者256KB大小的data memory能夠和CPU保持1：1同頻，而不是1：N方案。

需求五：更高效的取指單元。128位或256位指令預(yù)取總線。4路或以上的指令cache，至少32B/line。能夠大幅提升XIP@FLASH的效率。確保軟件能夠?qū)崿F(xiàn)VoLTE、QVGA拍照（掃碼）的ISP、TTS算法的實(shí)現(xiàn)等較復(fù)雜的任務(wù)。

需求六：128位或更高的數(shù)據(jù)寬度。未看到當(dāng)前蜂窩IoT芯片需要64位數(shù)據(jù)流水線機(jī)構(gòu)，但更寬的數(shù)據(jù)總線接口是另一回事。適當(dāng)增加處理器接口的位數(shù)，能夠降低處理器訪問(wèn)L2 cache或L2 SRAM的次數(shù)，進(jìn)而減少總線擁塞。128位或256位數(shù)據(jù)接口寬度已經(jīng)在某些中低端DSP處理器上采用，但RISC架構(gòu)處理器相對(duì)少見(jiàn)。

需求七：AXI3總線接口協(xié)議。老的AHB接口總線由于是request-grant方式，已經(jīng)落后于現(xiàn)代通信芯片的性能要求，因此很多老款MCU系列面臨升級(jí)。AXI3總線支持更多的outstanding requests，目前看到的需求一般大于6。除采用純軟件方案的高端多核通信芯片外，目前未看到有隊(duì)AXI4 cache一致性接口的需求，因而AXI3能夠滿足大多數(shù)蜂窩IoT芯片的應(yīng)用。

需求八：為MCU模式設(shè)計(jì)的更優(yōu)能耗比。蜂窩芯片的OpenMCU模式為用戶二次開(kāi)發(fā)而準(zhǔn)備。該模式下射頻收發(fā)機(jī)和基帶子系統(tǒng)掉電，處理器和少量L1 memory運(yùn)行在較低頻率（16MHz或32KHz）。對(duì)處理器內(nèi)核（不含memory）的動(dòng)態(tài)功耗要求為不超過(guò)10uA/Mhz@28nm.

需求九：Debug/Trace。蜂窩協(xié)議棧深度和復(fù)雜度極高，需要強(qiáng)有力的處理器內(nèi)核測(cè)試手段。侵入式和非侵入式。傳統(tǒng)軟件Log已不能滿足需求，需要簡(jiǎn)單應(yīng)用的硬件Trace功能。Debug/Trace羅技應(yīng)基于AP級(jí)別處理器進(jìn)行裁剪優(yōu)化，使展內(nèi)核總面積的比例地域3-5%。

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